ID do artigo: 000074250 Tipo de conteúdo: Solução de problemas Última revisão: 31/07/2020

Por que os clocks de saída da Intel® FPGA IP IOPLL têm mudanças de fase incorretas em relação ao clock de referência em simulação no Intel Arria® 10 e Intel Cyclone® 10 GX?

Ambiente

  • Intel® Quartus® Prime Standard Edition
  • Intel® Quartus® Prime Pro Edition
  • IOPLL Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Devido a um problema com o modelo de simulação gerado pelo Software Intel® Quartus® Prime, os clocks de saída do IOPLL Intel FPGA IP podem ter mudanças de fase incorretas em relação ao clock de referência em simulação no Intel Arria® 10 e Intel® Cyclone® 10 GX.

    Os clocks de saída do hardware de IOPLL Intel FPGA IP possuem mudanças de fase corretas de acordo com as configurações de mudança de fase no editor de parâmetro IP.

    Resolução

    Execute verificação de hardware ao verificar as mudanças de fase de clocks de saída do IOPLL Intel FPGA IP no Intel® Arria® 10 e Intel® Cyclone® 10 GX.

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    Este artigo aplica-se a 2 produtos

    FPGAs Intel® Cyclone® 10
    FPGAs Intel® Arria® 10 e FPGAs SoC

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