ID do artigo: 000074262 Tipo de conteúdo: Solução de problemas Última revisão: 17/12/2021

Você verá este erro em dispositivos Stratix® V e Arria® V ao conectar um clock de saída fPLL configurado incorretamente a um modo PLL externo configurado para transceptor nativo do PHY IP.

Ambiente

  • Intel® Quartus® Prime Standard Edition
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Você verá este erro em dispositivos Stratix® V e Arria® V ao conectar um clock de saída fPLL configurado incorretamente a um modo PLL externo configurado para transceptor nativo do PHY IP.

    Mensagem de erro:

    Erro: o parâmetro do divisor de clock 'data_rate' é definido como um valor ilegal de 'xxxx.x Mbps' no nó 'native_phy_top:inst|altera_xcvr_native_sv:native_phy_top_inst|sv_xcvr_native:gen_native_inst.xcvr_native_insts[0].gen_bonded_group_native.xcvr_native_inst|sv_pma:inst_sv_pma|sv_tx_pma:tx_pma inst_sv_pma|sv_tx_pma.sv_tx_pma_inst|sv_tx_pma_ch: tx_pma_insts[0].sv_tx_pma_ch_inst|tx_pma_ch.tx_cgb'. Informações: "xxx.x Mbps" é um valor legal

     

     

    Resolução

    A fPLL deve ser configurada para metade da frequência da taxa de dados PHY nativa para operação correta.

    Produtos relacionados

    Este artigo aplica-se a 2 produtos

    FPGA Arria® V GX
    FPGA Stratix® V GX

    Isenção de responsabilidade

    1

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