ID do artigo: 000074281 Tipo de conteúdo: Solução de problemas Última revisão: 25/09/2020

Por que a reconfiguração usando o arquivo MIF/HEX no arquivo ALTPLL Intel® FPGA IP a frequência incorreta do clock de saída?

Ambiente

    Intel® Quartus® Prime Standard Edition
    Reconfiguração de IOPLL Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Ao gerar uma frequência de clock de saída com contador C superior a 512, é implementada uma cascata de contador pós-escala. Se você estiver gerando um MIF/HEX a partir do altpll Intel® FPGA IP onde o contador C excede 512, o contador C em cascata não é suportado. Após a reconfiguração, você pode ver que a frequência do clock de saída está incorreta.

Resolução

Habilite os parâmetros do clock de saída Enter no Intel® FPGA IP ALTPLL e ajuste manualmente os parâmetros do clock de saída. Certifique-se de que o contador C não exceda o valor de 512 e que a configuração interna não está injetando contador pós-escala em cascata antes de gerar o arquivo MIF/HEX, conforme mostrado na Figura 1.

Figura 1.

 

Como alternativa, a cascata de PLLs no modo normal ou direto através da rede Global Clock (GCLK) pode ser usada para atingir a frequência de clock de saída desejada.

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