Devido a um problema nas restrições de design de sinopses geradas automaticamente para o IP do sistema de processador rígido V/Cyclone® V de Arria® V/Cyclone® V, você pode ver esta compilação de aviso ou análise de temporização.
O problema é causado por uma ordem de atribuição incorreta no arquivo hps_sdram_p0.sdc.
Para resolver este problema, você pode modificar as seguintes linhas do arquivo hps_sdram_p0.sdc.
De:
Este é o clock CK
foreach { ck_pin } {
set_clock_uncertainty -para [get_clocks] (WL_JITTER)
create_generated_clock -multiply_by 1 -source -master_clock nome ""
}
Este é o CK#clock
foreach { ckn_pin } {
set_clock_uncertainty -para [get_clocks] (WL_JITTER)
create_generated_clock -multiply_by 1 -invertida -source -master_clock nome ""
}
Para:
Este é o clock CK
foreach { ck_pin } {
create_generated_clock -multiply_by 1 -source -master_clock nome ""
set_clock_uncertainty -para [get_clocks] (WL_JITTER)
}
Este é o CK#clock
foreach { ckn_pin } {
create_generated_clock -multiply_by 1 -invertida -source -master_clock nome ""
set_clock_uncertainty -para [get_clocks] (WL_JITTER)
}
Este problema está programado para ser resolvido em uma versão futura do software Quartus® II.