ID do artigo: 000074347 Tipo de conteúdo: Solução de problemas Última revisão: 03/12/2020

Existe um problema conhecido com a conexão DATA[0] mostrada nos diagramas de bloco para configuração serial passiva no Intel® Cyclone® 10 LP Core Fabric e manual de propósito geral de E/S?

Ambiente

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Sim, em Intel® Cyclone® 10 LP Core Fabric e manual de propósito geral de E/S versão 2020.05.21 e anterior, há um problema com a conexão DATA[0] no diagrama de blocos disponível no capítulo 6.1.2, Figuras 88, 89 e 90. Esses diagramas mostram incorretamente uma conexão direta para DATA[0] entre o Intel® Cyclone® 10 LP FPGA e o dispositivo de memória.

 

 

 

Resolução

O pino DATA[0] deve estar conectado ao host externo, como um CPLD ou microprocessador, conforme mostrado abaixo.

Isso está programado para ser corrigido no lançamento futuro do Intel® Cyclone® 10 LP Core Fabric e manual de propósito geral de E/S

Produtos relacionados

Este artigo aplica-se a 1 produtos

FPGA de baixo consumo Intel® Cyclone® 10

1

Isenção de responsabilidade

1

Todas as publicações e o uso do conteúdo deste site estão sujeitos aos termos de uso da Intel.com.

O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês governará e será a controle. Exibir a versão em inglês desta página.