O Guia do usuário do núcleo IOPLL IP não inclui informações sobre o comportamento da porta de saída bloqueada.
A porta de saída bloqueada se comporta da seguinte maneira durante os três estágios do bloqueio da PLL no clock de entrada:
Estágio 1: quando o PLL é mantido em redefinição ativa (reset = ALTO), o sinal de bloqueio é BAIXO.
Estágio 2: quando o PLL não estiver mais em redefinição ativa (reset = BAIXO), mas seu clock de entrada não estiver estável, o sinal de bloqueio será BAIXO, desde que o PLL não tenha sido bloqueado para o clock de referência.
Estágio 3: quando o PLL não está mais em redefinição ativa (reset = BAIXO) e seu clock de entrada está estável, o sinal de bloqueio exposto pelo núcleo de IP passa por um filtro digital. O filtro só afirma o sinal de bloqueio externo quando o sinal de bloqueio de entrada foi afirmado para 25 ciclos de clock consecutivamente.
Se o PLL não perder o bloqueio após isso, o sinal de bloqueio externo não deve alternar quando o PLL está tentando adquirir bloqueio. O sinal de bloqueio externo será desassertado quando o sinal de bloqueio de entrada estiver BAIXO (perda de bloqueio) por 2 ciclos de clock consecutivas.
A documentação será atualizada em uma versão futura.