Descrição
Você pode obter este erro se o seu design usar instruções de geração/geração extra para loops aninhados. Versões mais antigas do software Quartus® II aceitas erroneosamente declarações de geração/geração de endgeneratos em arquivos de projeto HDL Verilog. O software Quartus II, que começa com a versão 6.0, sinaliza corretamente as instruções de geração/geração aninhadas como um erro.
Se você tiver loops dentro de um loop, você precisa apenas de um par de geração/geração, conforme mostrado no exemplo a seguir que reverte os bits em um barramento.
genvar i,j;
generate
for( i=0; i<8; i=i 1 )
begin : outer
for (j=0; j<8; j=j 1 )
begin : inner
assign data_out[i][j] = data_in[7-i][7-j];
end
end
endgenerate