ID do artigo: 000074415 Tipo de conteúdo: Solução de problemas Última revisão: 01/12/2017

O bloco clock phase alignment (CPA) do Altera LVDS IP é suportado para todos os fatores SERDES em Stratix 10 dispositivos?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • SERDES LVDS Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    O bloco clock phase alignment (CPA) do Altera® LVDS IP em Intel® Stratix® 10 dispositivos é suportado para todos os fatores SERDES da versão 17.1 do Quartus® Prime Pro em diante, sob as seguintes condições:

    • A opção Usar PLL externa está desativada.
    • O modo funcional do núcleo IP é TX, RX Não-DPA ou DPA-FIFO RX.
    • O tx_outclock de fase é múltiplo de 180°

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    Este artigo aplica-se a 1 produtos

    FPGAs Intel® Stratix® 10 e FPGAs SoC

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