ID do artigo: 000074445 Tipo de conteúdo: Mensagens de erro Última revisão: 07/06/2019

Erro (15065): a inclk[0] de porta de entrada de clock [0] de PLL <pll instance="" name=""> deve ser impulsionada por um pino de entrada não invertido ou outro PLL, opcionalmente através de um bloco de controle</pll> de clock

Ambiente

    Intel® Quartus® Prime Standard Edition
    Oscilador interno Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

No software Quartus® Prime Standard Edition, você pode ver este erro quando a entrada do clock de referência de uma malha de captura de fase (PLL) está conectada à saída do IP do Oscilador interno nos dispositivos MAX® 10 FPGA.

Resolução

Para contornar esse problema, não alimente a entrada do clock de referência de um phase-locked loop (PLL) com a saída do IP do oscilador interno .

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FPGAs Intel® MAX® 10

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