Esquema de calibração postamble no sequenciador viola o tempo

Para interfaces de memória DDR com baixa frequência, o postamble esquema de calibração no sequenciador viola a memória de atualização parâmetro de sincronização, violando as especificações JEDEC.

Este problema afeta todos os projetos com o controlador DDR SDRAM usando as seguintes frequências e dispositivos:

• Frequência entre 110 e 120 MHz para Arria II Dispositivos GX.
• Frequência entre 100 e 110 MHz para dispositivos Stratix II.
• Frequência abaixo de 133 MHz para Stratix III e Stratix Dispositivos IV.

Seu projeto não é simulado.

Reduza a latência inicial postamble executando o seguinte Passos:

1. Abra < nome de >_phy_alt_mem_phy.v .
2. Pesquise o POSTAMBLE_INITIAL_LAT parâmetro.
3. Subtraia alguns ciclos do valor atual.

Este problema será corrigido em uma versão futura do DDR SDRAM Controlador com ALTMEMPHY IP.