O HDL é sempre gerado como Verilog para fins de síntese. Para fazer simulação, geramos um modelo simgen de _phy.vho para usuários de VHDL.
A partir do software Quartus II versão 7.2, a guia de simulação no IP Megawizard não oferece uma opção para o idioma ao gerar o modelo de simulação, o modelo de simulação é gerado na mesma linguagem do arquivo de nível superior.
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