Ao reconfigurar um canal de transceptor para alternar entre CMU PLL dentro do bloco do transceptor para uma PLL cmu cmu adicional ou PLL ATX fora do bloco do transceptor no dispositivo Stratix IV GX, por que o bloco do transceptor cria uma ...

A Intel identificou um problema em simulação funcional e hardware para dispositivos Stratix® IV ao usar o recurso de reconfiguração dinâmica multi PLL. Este recurso Multi PLL permite reconfigurar um canal de transceptor para ouvir PLLs adicionais do transmissor localizados fora do bloco do transceptor.

Quando você usa este recurso em simulação funcional, você pode observar que quando você muda de um transmissor PLL dentro do bloco do transceptor para um transmissor PLL (CMU/ATX) fora do bloco do transceptor, a frequência tx_clkout está incorreta . No hardware, o Software Quartus® II não mescla PLLs do transmissor entre várias instâncias, conforme esperado.

Este problema é explicado com o seguinte exemplo: considere um projeto com os seguintes requisitos

• Um canal (A mostrado na figura) rodando com taxa de dados OTU1 (2,666 Gbps)
• Um canal (B mostrado na figura) capaz de alternar entre OTU1, Fibre Channel 4G (4,25G) e SONET OC48 (2,488 Gbps)
• Assuma que os dois canais acima precisam ser colocados em dois blocos de transceptor diferentes.

Para implementar este projeto, você deve instanciar duas instâncias ALTGX conforme mostrado abaixo e usar o recurso de reconfiguração multi PLL (Opção - "Use CMU/ATX PLL adicional..." na tela de configurações de reconfiguração do AltGX Megawizard™)

• INSTÂNCIA ALTGX 1: tem o Canal A, PLL principal como PLL2 rodando a 2666 Mbps.
• Instância ALTGX 2: tem o canal B, PLL principal como PLL0 (0 é o índice de referência lógica do PLL) executando a 4250 Mbps, PLLs adicionais como PLL1 executando a 2488,32 Mbps e PLL2 executando a 2666 Mbps

Em ambas as instâncias ALTGX, guarde o mesmo número de clocks de referência de entrada. Isso é necessário para compartilhar PLL2 entre as duas instâncias, conforme descrito na etapa3 abaixo.

Para essa configuração de projeto, apenas três PLLs são necessários para isso, conforme mostrado na Figura 1:

Figura 1.Multi CENÁRIO de design de exemplo de reconfiguração PLL

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Problema na simulação funcional:

Na simulação funcional, quando você mudar de PLL0 para PLL 2 usando o modo'Reconfiguração de canal com seleção de PLL TX' , você verá que a frequência tx_clkout está incorreta. A seguir estão as soluções alternativas

Se a CMU PLL for o "bloco de transceptor externo PLL" :

- Execute a reconfiguração do PLL TX no 'bloco de transceptor externo PLL' (PLL2) e THEN

- Execute a opção 'Channel and TX PLL select' no canal desejado (Canal B) para alternar para este "bloco de transceptor externo PLL"

Se ATX PLL for o "bloco de transceptor externo PLL" :

- A reconfiguração não é suportada para ATX PLL.

- Portanto, faça do ATX PLL (PLL2) o seu PLL principal (PLL padrão que o canal ouve) e, em seguida,

- Mude para a CMU PLL (PLL0) dentro do bloco do transceptor e traseira.

Problema no hardware

O software QII não mescla o PLL2 entre as duas instâncias incorretas.

Para mesclar o PLL2 de ambas as instâncias ALTGX em um único local de PLL do transmissor físico, execute as seguintes etapas

1) Crie uma configuração de grupo de reconfiguração pll GXB TX no editor de atribuição e atribua o mesmo valor (exemplo: 0 ou 1, 2,etc) para o tx_dataout de ambas as instâncias

2) Atribua manualmente a localização do PLL TX que fornece clocks para canais fora do bloco do transceptor. Neste exemplo, é PLL2. As etapas abaixo mostram o método de atribuição de localização manual.

• Selecione o PLL do transmissor GXB na seção de recursos da opção Ajuste no Relatório de compilação. Você pode ver as informações do nó PLL do transmissor para todas as PLLs usadas no design.
• Para o PLL2, você pode ver duas atribuições de localização para o mesmo nó (exemplo:tx_pll_edge0)
• Use um dos dois locais para tx_pll_edge0 e atribua manualmente no editor de atribuição, conforme mostrado na Figura 2

Figura 2.Atribuição manual do transmissor PLL

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Para obter informações sobre a localização física do PLL associado à coordenada x, y, consulte AN578: Colocação manual de PLLs de CMU e PLLs ATX em dispositivos Stratix IV GX e GT

3) Faça os parâmetros 'txplledge.inclk<>' idênticos nas instâncias ALTGX modificando o arquivo de embalagem.

Para este cenário de exemplo, o arquivo de invólucro de instância 2 mostrará os seguintes parâmetros

tx_pll_edge0.inclk0_input_period = 9412,

tx_pll_edge0.inclk1_input_period = 6430,

tx_pll_edge0.inclk2_input_period = 6002,

O arquivo de invólucro de instância 1 mostrará os seguintes parâmetros

tx_pll_edge0.inclk0_input_period = 0,

tx_pll_edge0.inclk1_input_period = 0,

tx_pll_edge0.inclk2_input_period = 6002,

O software QII não pode mesclar PLL2 de ambas as instâncias, quando há uma incompatibilidade entre o parâmetro do clock de referência de entrada (PERÍODO DE ENTRADA DO INCLK)

Portanto, especifique os parâmetros tx_pll_edge<>. da instância2 que tenha o número máximo de PLLs e inclua-o no wrapper, por exemplo1. A seguir, a alteração necessária em instância1

tx_pll_edge0.inclk0_input_period = 9412,

tx_pll_edge0.inclk1_input_period = 6430,

tx_pll_edge0.inclk2_input_period = 6002,

3) Compile o projeto e observe o PLL do transmissor GXB a partir da seção de recursos da opção Ajuste no Relatório de compilação

Agora você pode ver que as PLLs do transmissor das duas instâncias foram mescladas em um único local físico (exemplo:HSSIPLL_X119_Y10_N135)