SerialLite III Streaming IP Core ausente de um arquivo de design Verilog ao usar o script TCL para executar simulação

Quando o Gerenciador de plug-in MegaWizard Quartus II gera o SerialLite III Streaming IP Core, quatro diretórios de simulação são criado em _src_sim (para aldec, mentor, sinopse, e ferramentas de simulação de cadência). Esses diretórios contêm a simulação arquivos para você executar o software de simulação. No entanto, o arquivo control_word_decoder.v está ausente no diretório de simulação e, portanto, a simulação software relata um erro ao tentar executar a simulação usando o Script TCL. Este problema de arquivo ausente não afeta a simulação scripts no example_testbench diretório.

Este problema afeta o núcleo ip de streaming serialLite III em Versão do software Quartus II 13.0.

Se você estiver usando o script TCL ou o script shell no diretório _src_sim, você é obrigado a adicionar manualmente o arquivo control_word_decoder.v no script que você deseja usar. Por exemplo, se usar a Aldec software de simulação, adicione a linha abaixo na lista de arquivos antes você compila o rivierapro_setup.tcl script.vlog "./.. /.. /_src_example/seriallite_iii/example_testbench/control_word_decoder.v" - trabalho _src

Este problema é corrigido na versão 13.1 do SerialLite III Streaming de núcleos IP.