ID do artigo: 000074505 Tipo de conteúdo: Solução de problemas Última revisão: 11/10/2019

Por que uma operação de reconfiguração dinâmica falha ao usar o Intel Stratix® 10 fPLL FPGA IP configurado no modo Core?

Ambiente

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Devido a® um problema no software Intel® Quartus® Prime Pro Edition versão 19.3 e anterior, ao segmentar um Intel Stratix de bloco de Intel Stratix 10 L ou um dispositivo de FPGA de bloco H, você verá a guia Reconfiguração Dinâmica no editor de IP ao configurar o Intel Stratix 10 fPLL FPGA IP no modo Core.

    No entanto, o recurso de reconfiguração dinâmica não é suportado para o Intel Stratix 10 fPLL FPGA IP quando configurado no modo Core.

    Resolução

    Para resolver este problema, se o recurso de reconfiguração dinâmica for necessário pelo seu design, não configure o Intel® Stratix® 10 fPLL FPGA IP no modo Core, se aplicável.

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    Este artigo aplica-se a 1 produtos

    FPGAs Intel® Stratix® 10 e FPGAs SoC

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