ID do artigo: 000074556 Tipo de conteúdo: Solução de problemas Última revisão: 21/01/2014

Por que o hard IP para PCI Express é um downtrain da Gen3 x8 para a Gen3 x1 na simulação?

Ambiente

    Intel® Quartus® II Subscription Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a um problema no software Quartus II versão 12.1 e anterior, o Stratix V Hard IP para pci Express testbench downtrains de Gen3 x8 para Gen3 x1.

Este problema afeta apenas a simulação e não causa problemas no hardware.

Resolução

Para resolver este problema de atualização para software v12.1SP1 ou mais recente.

Produtos relacionados

Este artigo aplica-se a 5 produtos

FPGA Stratix® V GT
FPGA Stratix® V GS
FPGA Stratix® V GX
FPGA Arria® V GZ
FPGAs Stratix® V

1

O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês governará e será a controle. Exibir a versão em inglês desta página.