Você observará que o tx_coreclock obtido é metade da frequência tx_coreclock esperada para fatores de serialização estranhos.
O trabalho em torno da correção de RTL gerando outra saída PLL (clk2) para tx_coreclock.
1. Edite os seguintes arquivos após a geração do Altera®Soft LVDS IP
- _sim/.v
- /_002.v
2. Edite o PLL adicionando parâmetros clk2 e seguindo as alterações dos arquivos mencionados acima nos respectivos módulos
- módulo _002 (/_002.v)
- módulo (_sim/.v)
etapa 1:-Adicionar clk2 na seção 'defparam'
lvds_tx_pll.clk2_divide_by = clk1_divide_by valor
lvds_tx_pll.clk2_multiply_by = 2* clk1_multiply_by valor
lvds_tx_pll.clk2_phase_shift = clk1_phase_shift valor
passo 2:- comente a tx_coreclock e adicione o clock gerado (clk2) de PLL para tx_coreclock conforme mostrado.
tx_coreclock = slow_clock,
tx_coreclock = wire_lvds_tx_pll_clk[2],
Este trabalho em torno foi implementado Intel Quartus® software Prime Standard Edition versão 16.0 em diante.