Problema crítico
Descrição
O modelo Altera® de barramento conduite funcional (BFM) e Tri-State BFM de conduíte não gera um modelo de simulação VHDL quando o misto a opção do idioma de simulação está selecionada. Simulações falham no etapa de elaboração com a seguinte mensagem de erro:
Error: (vsim-3059) Cannot connect a VHDL array signal
to Verilog scalar port 'sig_fixedclk_locked'.
Resolução
Se possível, você deve desabilitar a linguagem de simulação mista Opção. Como alternativa, você pode editar a declaração de sinal BFM gerada para usar um tipo de sinal de barramento.