ID do artigo: 000074624 Tipo de conteúdo: Documentação e informações do produto Última revisão: 05/12/2017

Como implementar a solução MIPI D-PHY com modo TX de alta velocidade (HS) e baixa velocidade (LP) em uma única via?

Ambiente

    Intel® Quartus® Prime Pro Edition
    ASMI Paralelo II Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Para a implementação do MIPI D-PHY, você precisa atribuir um padrão de E/S diferencial para pinoS TX de alta velocidade (HS) e um padrão de E/S de terminação única para pino TX de baixa potência (LP). O pino de alta velocidade (HS) precisa ser tri-declarado quando o pino TX de baixa potência (LP) estiver transmitindo dados.

No entanto, devido à E/S diferencial do pino TX de alta velocidade (HS) não pode ser tri-declarado, você pode aplicar 2 padrões de E/S de terminação única no modo TX de Alta Velocidade (HS).

Por exemplo, você pode usar 2 pinos HSTL de 1,8V de terminação única em vez do diferencial HSTL 1.8V para pino TX de alta velocidade (HS).

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