ID do artigo: 000074661 Tipo de conteúdo: Solução de problemas Última revisão: 30/06/2014

Erro de simulação de Verilog e VHDL na Riviera-PRO: "# ALOG: erro: erro de sintaxe VCP2120 no arquivo ITF para unidade..."

Ambiente

    Intel® Quartus® II Subscription Edition
    Simulação
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Problema crítico

Descrição

Ao compilar scripts de simulação verilog e VHDL no Plataforma de verificação avançada Aldec® Riviera-PRO™, a seguir ocorre um erro:

# ALOG: Error: VCP2120 Syntax error in ITF file for unit 'sv_xcvr_pipe_native' in library 'altera_xcvr_pipe_0'. Please contact Aldec Support

Observe que este problema é um erro de simulação Riviera-PRO e não se limita ao núcleo Altera® transceptor PHY IP.

Resolução

Este problema é corrigido na versão de versão do software Quartus® II 13.1 e Riviera-PRO 2013.6 da Aldec.

Para resolver este problema em versões anteriores de software, compile todos os arquivos de simulação de IP (não arquivos de software Quartus II) com um único vlog comando.

Produtos relacionados

Este artigo aplica-se a 1 produtos

Dispositivos programáveis Intel®

1

Isenção de responsabilidade

1

Todas as publicações e o uso do conteúdo deste site estão sujeitos aos termos de uso da Intel.com.

O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês governará e será a controle. Exibir a versão em inglês desta página.