ID do artigo: 000074671 Tipo de conteúdo: Solução de problemas Última revisão: 12/07/2019

Por que o Intel® Stratix® 10 MLAB RAM gera valores de saída desconhecidos em simulação no nível da porta com uma netlist VHDL?

Ambiente

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a um problema no modelo de simulação de dispositivo do Intel® Stratix® 10 no software Intel® Quartus® Prime Pro Edition versão 19.1 e anterior, você pode ver valores de saída desconhecidos (x) MLAB RAM em simulação de nível de porta com o netlist VHDL (*.vho).

Resolução

Para contornar esse problema, use o netlist Verilog (*.vo) para RAM MLAB na simulação de nível de porta.

Este problema foi corrigido a partir da Intel® Quartus® Prime Pro/Standard Edition Software versão 19.3.

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