Devido a um problema no modelo de simulação de dispositivo do Intel® Stratix® 10 no software Intel® Quartus® Prime Pro Edition versão 19.1 e anterior, você pode ver valores de saída desconhecidos (x) MLAB RAM em simulação de nível de porta com o netlist VHDL (*.vho).
Para contornar esse problema, use o netlist Verilog (*.vo) para RAM MLAB na simulação de nível de porta.
Este problema foi corrigido a partir da Intel® Quartus® Prime Pro/Standard Edition Software versão 19.3.