ID do artigo: 000074685 Tipo de conteúdo: Solução de problemas Última revisão: 20/10/2017

Existe um problema conhecido em simular o ip Cyclone 10 LP PLL usando o Verilog?

Ambiente

  • Intel® Quartus® Prime Standard Edition
  • PLL Intel® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Devido a um problema no software Intel® Quartus® Prime Standard Edition versão 17.0, o modelo de simulação PLL não é instaurado para dispositivos Cyclone® 10 LP ao realizar simulação usando Verilog. Este problema não se aplica ao simular o Cyclone 10 LP PLL IP usando VHDL.

    Resolução

    Para corrigir este problema, instale o patch abaixo no topo do Intel Quartus Prime Standard versão 17.0 e siga as instruções para adicionar etapas adicionais no seu script de simulação de executar.

    Se! [arquivo isdirectory verilog_libs] {
    arquivo mkdir verilog_libs
    }

    vlib verilog_libs/altera_mf_ver
    vmap altera_mf_ver ./verilog_libs/altera_mf_ver
    vlog -vlog01compat -work altera_mf_ver {c:/intelfpga/17.0/quartus/eda/sim_lib/altera_mf.v}

     

    quartus-17.0std-0.12std-windows.exe

    quartus-17.0std-0.12std-linux.run

    quartus-17.0std-0.12std-readme.txt

     


    Este problema é corrigido começando com o software Intel Quartus Prime Standard Edition versão 18.0

     

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