ID do artigo: 000074685 Tipo de conteúdo: Solução de problemas Última revisão: 20/10/2017

Há algum problema conhecido com a simulação do IP PLL Cyclone® 10 FPGA usando Verilog?

Ambiente

    Intel® Quartus® Prime Standard Edition
    PLL Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a um problema na versão 17.0 do software Quartus® Prime Standard Edition, o modelo de simulação de PLL não é instanciado para dispositivos de Cyclone® 10 FPGA LP ao realizar a simulação Verilog. Este problema não se aplica ao simular o IP PLL Cyclone® 10 FPGA usando VHDL.

Resolução

Para corrigir esse problema, instale o patch abaixo em cima do Quartus® Prime Standard versão 17.0 e siga as instruções para adicionar etapas adicionais no script de execução da simulação.

se! [verilog_libs isdirectory de arquivos] {
verilog_libs de arquivos mkdir
}

verilog_libs/altera_mf_ver vlib
altera_mf_ver vmap ./verilog_libs/altera_mf_ver
vlog -vlog01compat -work altera_mf_ver {c:/intelfpga/17.0/quartus/eda/sim_lib/altera_mf.v}

quartus-17.0std-0.12std-windows.exe

quartus-17.0std-0.12std-linux.run

quartus-17.0std-0.12std-readme.txt


Este problema foi corrigido a partir da versão 18.0 do software Quartus® Prime Standard Edition.

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