Devido a um bug no software Quartus® II, um design que tem núcleo LVDS SERDES IP configurado no modo TX e modo RX Soft-CDR atribuído ao mesmo banco de E/S em um dispositivo Intel® Arria® 10 falhará no estágio de ajuste. Isso porque as instâncias de loop bloqueado por fase (PLL) dentro dos dois núcleos IP não serão corretamente mescladas pelo software Quartus® II. Portanto, diferentes PLLs serão necessários para os diferentes núcleos LVDS SERDES IP. Porém, cada banco de E/S tem apenas uma PLL de E/S.
Este problema afeta apenas a configuração do RX Soft-CDR. As configurações RX Não-DPA ou RX DPA-FIFO não são afetadas.
Note que o núcleo IP Ethernet de velocidade tripla usa o LVDS SERDES IP configurado no modo RX Soft-CDR.
Baixe o seguinte patch para a versão 14.0 Intel Arria 10 FPGA edição do software Quartus® II:
- Versão 14.0a10 patch 0.01a para Windows (.exe)
- Versão 14.0a10 patch 0.01a para Linux (.run)
- Versão 14.0a10 patch 0.01a arquivo readme (.txt)
Este problema é corrigido a partir do software Quartus® II versão 14.1.