Descrição
O atraso de roteamento do scanclk da matriz lógica para o PLL pode ser maior do que o atraso de roteamento de scandata da matriz lógica para o PLL. Portanto, você deve proteger seu design contra um tempo de espera positivo. O clock scandata fora da borda de queda do scanclk protegerá contra um tempo de espera positivo, dando um tempo de configuração de meio ciclo e um tempo de espera de meio ciclo. O analisador de sincronização Quartus® II não detecta a inversão no scanclk quando alimentado por altpll_reconfig.
Para evitar que o analisador de sincronização Quartus II reporte violações de tempo de espera com altpll_reconfig megafunção, faça uma configuração de clock invertida no registro de varredura alimentado por scanclk.
Para obter mais informações sobre como fazer as configurações do clock, consulte o capítulo TimeQuest Timing Analyzer (PDF) ou o capítulo Classic Timing Analyzer (PDF) no volume 3 do manual quartus II.