ID do artigo: 000074764 Tipo de conteúdo: Documentação e informações do produto Última revisão: 08/11/2019

Como resolver o problema com uma IOPLL de Intel® Stratix® 10 FPGA não sendo capaz de obter bloqueio quando o refclk de entrada é impulsionado por um clock de saída do Intel Stratix 10 FPGA E-Tile?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • IOPLL Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    O Intel® Stratix® 10 FPGA IOPLL não está sendo capaz de obter bloqueio quando a refclk de entrada é conduzida por um clock de saída da Intel Stratix 10 FPGA E-Tile.

    Resolução

    Você deve executar a recalibração do IOPLL pelo usuário após os clocks de saída Intel Stratix 10 FPGA E-Tile estão estáveis.

    Manter o Intel Stratix FPGA IOPLL de 10 FPGA na reinicialização até que os clocks de saída do Intel Stratix 10 FPGA E-Tile estejam estáveis ou a reinicialização após os clocks de saída estáveis não resolverá o estado desbloqueado do Intel Stratix IOPLL.

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    Este artigo aplica-se a 1 produtos

    FPGAs Intel® Stratix® 10 e FPGAs SoC

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    1

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