ID do artigo: 000074765 Tipo de conteúdo: Solução de problemas Última revisão: 03/03/2021

Por que eu leio todos os dados "zero" do eSRAM Intel® Stratix® 10 FPGA IP intermitentemente?

Ambiente

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Quando você amarra a porta c_sd_n_0 a uma lógica '1' ou '0' no RTL, você pode ver dados de leitura "zero" do eSRAM Intel® Stratix® 10 FPGA IP.

    Resolução

    Para trabalhar em torno deste sinal de conexão da lógica do usuário para as c_sd_n_0 portas.

    Este problema está programado para ser corrigido na versão futura do software Intel Quartus® Prime Pro.

    Produtos relacionados

    Este artigo aplica-se a 2 produtos

    FPGA Intel® Stratix® 10 MX
    FPGA Intel® Stratix® 10 TX

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