Os quatro pinos PCI® Express nPERST* dedicados encontrados em dispositivos Stratix® V devem ser usados ao implementar o Hard IP (HIP) para PCI Express.
Apenas um pino nPERST é usado por PCIe HIP. Stratix V sempre têm todos os quatro pinos listados, mesmo que o dispositivo de destino tenha apenas 1 ou 2 HIPs PCIe. Esses pinos estão listados abaixo.
nPERSTL0 = PCIe HIP e CvP inferior esquerdo
nPERSTL1 = PCIe HIP superior esquerdo (quando disponível)
nPERSTR0 = PCIe HIP inferior direito (quando disponível)
nPERSTR1 = PCIe HIP superior direito (quando disponível)
Para a máxima compatibilidade, recomendamos que o PCIe inferior esquerdo HP seja sempre usado primeiro, pois este é o único local compatível com CvP (Configuração via Protocolo - sobre o link PCIe).
Por exemplo: ao usar a localização PCIe HIP inferior esquerda, basta conectar nPERST do slot PCIe diretamente ao nPERSTL0 no dispositivo, o que equivale a sinal pcie_rstn na instância IP.
Os pinos nPERST dedicados podem ser conduzidos por 3,3V, independentemente do nível de tensão do VCCIO do banco sem um tradutor de nível, desde que o sinal de entrada atenda à especificação LVTTL VIH/VIL e, desde que atenda às especificações de overshoot para operação de 100% conforme definido no capítulo "DC e comutação de características para dispositivos Stratix V." do manual Stratix V.