ID do artigo: 000074787 Tipo de conteúdo: Solução de problemas Última revisão: 15/04/2020

Por que o tamanho do arquivo binário bruto (rbf) para reconfiguração parcial (RP) difere muito quando limitado a diferentes posições da região do LogicLock para Intel® Arria® 10 dispositivos?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Ao implementar a reconfiguração parcial (RP) em dispositivos Intel® Arria® 10 AX016/AS016/AX032/AX032, o tamanho gerado do Arquivo Binário Bruto (rbf) pode diferir muito quando limitado a diferentes posições do LogicLock no Planejador de Chips, mesmo com o mesmo tamanho da região do LogicLock. Por exemplo, a contraposição de uma região do PR LogicLock na parte inferior do Chip Planner pode fazer com que o tamanho do arquivo rbf seja 10 vezes maior do que se limitado ao topo no Chip Planner, consequentemente resultando em um tempo de configuração de RP mais longo.

    Este comportamento é esperado para Intel Arria 10 dispositivos AX016/AS016/AX032/AS032. Quando a região do PR LogicLock estiver na parte inferior do dispositivo, o rbf gerado incluirá todos os quadros da parte superior até a região de RP, portanto, é esperado que ele gere um arquivo rbf muito maior.

    Resolução

     

    Se for sensível ao tempo de configuração de RP, restrinque as regiões do LogicLock à parte superior do dispositivo para obter um arquivo rbf menor.

     

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    Este artigo aplica-se a 1 produtos

    FPGAs Intel® Arria® 10 e FPGAs SoC

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