ID do artigo: 000074864 Tipo de conteúdo: Solução de problemas Última revisão: 11/09/2012

Por que Stratix simulação V PLL mostra que os clocks de saída são executados na frequência definida na megafunção, independentemente da frequência do clock de referência de entrada?

Ambiente

    Intel® Quartus® II Subscription Edition
    PLL
    Simulação
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a um problema no software Quartus® II versão 11.0, a simulação de PLLs em dispositivos Stratix® V sempre mostra as mesmas frequências de clock de saída, independentemente da frequência do clock de referência.

Este problema foi corrigido a partir do software Quartus II versão 11.0 SP1, no qual a simulação exibe um aviso porque o sinal do clock de referência não tem o período especificado. No entanto, a frequência do clock de saída ajusta-se à frequência do sinal do clock de referência.

Resolução

 

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