ID do artigo: 000074869 Tipo de conteúdo: Solução de problemas Última revisão: 13/08/2012

Por que vejo novas violações de tempo para transferências entre PCS de 10G e o núcleo no software Quartus II versão 12.0?

Ambiente

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição Na versão 12.0 do software Quartus® II, a análise de sincronização pode mostrar que novos caminhos falharam entre o PCS de 10G e o núcleo. Esses caminhos podem não ter mostrado falhas para o mesmo design compilado usando versões anteriores do software Quartus II.
Resolução Essas falhas podem ser causadas por transferências de domínio de clock cruzado. Pode não ser possível fechar o timing deterministicamente. Portanto, se essas transferências precisam ser realizadas com êxito, insira registros de sincronização ou FIFOs. Caso contrário, se os grupos de clock são assíncronos ou mutuamente exclusivos, esses caminhos podem ser cortados da análise de temporização em seu arquivo Synopsys Design Constraints (.sdc).

Produtos relacionados

Este artigo aplica-se a 7 produtos

FPGA Stratix® V GX
FPGA Stratix® V GT
FPGA Arria® V GX
FPGA Arria® V GT
FPGA Arria® V SX SoC
FPGA Arria® V ST SoC
FPGA Stratix® V GS

Isenção de responsabilidade

1

Todas as publicações e o uso do conteúdo deste site estão sujeitos aos termos de uso da Intel.com.

O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês prevalecerá e será a determinante. Exibir a versão em inglês desta página.