ID do artigo: 000074884 Tipo de conteúdo: Solução de problemas Última revisão: 21/11/2017

Os pinos GPIO podem estar sendo colocados no banco de E/S 1B quando o bloco ADC habilitado para o dispositivo Max 10?

Ambiente

  • Intel® Quartus® II Subscription Edition
  • Núcleo ADC duplo modular Intel® FPGA IP
  • Núcleo ADC modular Intel® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Sim, os pinos GPIO podem ser colocados no banco de E/S 1B se você não receber a mensagem de aviso crítico (16248) para o dispositivo Max® 10. O software Quartus® Prime usa regras baseadas em física para definir o número de E/S permitidos no banco de E/S 1B com base na força da unidade de E/S. Essas regras se baseiam no cálculo de ruído para analisar com precisão o impacto da colocação de E/S no desempenho da ADC. A mensagem de aviso crítico (16248) gerará quando o ruído gerado pelo pino GPIO exceder o limite de ruído.

    As regras baseadas em física estão disponíveis para os seguintes dispositivos a partir destas versões do software Quartus® Prime:

    • A partir do software Quartus® Prime v14.1— máximo® de 10 dispositivos 10M04, 10M08, 10M40 e 10M50.

    • Dos dispositivos Quartus® Prime Software v15.0.1— Máximo® 10 10M02, 10M16 e 10M25.

     

    Antes da implementação de regras baseadas em física, o Software Quartus® Prime usou as regras geométricas que significavam que o banco de E/S 1B não pode ser usado como pinos GPIO quando o bloco ADC foi ativado.

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    FPGAs Intel® MAX® 10

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