Desde a versão 2019.02.20. de Intel® MAX® 10 diretrizes de conexão da família de dispositivos FPGA, as descrições do pino DEV_CLRn e do pino DEV_OE foram alteradas da seguinte forma:
- DEV_CLRn - a Intel recomenda que você amarre o pino de DEV_CLRn ao GND quando a opção Ativar redefinição em todo o dispositivo (DEV_CLRn) estiver desabilitada e não for usada como um pino de E/S.
- DEV_OE - a Intel recomenda que você amarre o pino de DEV_OE ao GND quando a opção Habilitar a saída em todo o dispositivo (DEV_OE) estiver desativada e não for usada como um pino de E/S.
Essas alterações foram feitas para simplificar as diretrizes de conexão de pinos para o pino DEV_CLRn e o pino DEV_OE para evitar confusão.
Mas você também pode ligar o pino de DEV_CLRn e o pino DEV_OE ao VCCIO ou deixar esses pinos desconectados, desde que a opção Ativar a reinicialização em todo o dispositivo (DEV_CLRn) a opção Habilitar a saída em todo o dispositivo (DEV_OE) esteja desabilitada e não seja usada como pinos de E/S do usuário. Quando você deixar o pino DEV_CLRn e o pino DEV_OE desconectados, é recomendável configurar esses pinos para entrar em três estados com pull-up fraco.
Consulte o documento, Intel® MAX® 10 diretrizes FPGA de conexão de pinos da família de dispositivos.