Por que há uma utilização de recursos FPGA superior à espera ao instanitar a RAM: 2 portas Intel® FPGA IP com o parâmetro modo de clock duplo emulado TDP ativado?

Quando uma RAM: 2 portas Intel® FPGA IP com o parâmetro de modo de clock duplo TDP emulado ativado é instaurou no software prime Intel® Quartus®, você pode ver uma utilização de recursos de FPGA acima do esperado ao segmentar Intel® Stratix® 10 dispositivos. Isso é causado pelos FIFOs adicionais implementados pela RAM: 2 portas Intel® FPGA IP.

Para resolver este problema, execute as seguintes etapas:

1. Navegue pela hierarquia e encontre a fifo_wrapper_in instância.
2. Mova-se através da hierarquia até que você se deparar com a dcfifo_component instância.
3. Reduza o valor dos LPM_NUMWORDS e LPM_WIDTHU parâmetros. O valor atribuído para LPM_NUMWORDS deve estar em conformidade com a seguinte equação: 2^LPM_WIDTHU. Certifique-se de que a profundidade FIFO é adequada para suportar a taxa de dados do seu projeto.

Como exemplo:

dcfifo_component.lpm_numwords = 16

dcfifo_component.lpm_widthu = 4

4. Repita as etapas 1 a 3 para a fifo_wrapper_out instância.