ID do artigo: 000075010 Tipo de conteúdo: Solução de problemas Última revisão: 14/02/2019

Por que o IOPLL em Intel® Arria®10 FPGAs com um clock de saída incorreto quando a reconfiguração dinâmica está habilitada?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • Reconfiguração de IOPLL Intel® FPGA IP
  • IOPLL Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Em alguns casos, devido às condições de corrida na inicialização, o IOPLL em Intel® Arria® 10 dispositivos pode iniciar com uma frequência incorreta do clock de saída ou um ciclo de trabalho incorreto ou não conseguir alcançar o bloqueio quando a reconfiguração dinâmica estiver habilitada.

    Resolução

    Para trabalhar em torno disso, conduza a porta de entrada "mgmt_clk" do núcleo de reconfig IOPLL Intel® FPGA IP da porta de saída "outclk" de outro IOPLL Reconfig Intel FPGA IP e sincronize o mgmt_reset com este clock. Isso garante que o clock para o IOPLL Reconfig Intel FPGA IP núcleo não alterne ao ligar e permite que o IOPLL seja energizado com parâmetros corretos.

     

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    Este artigo aplica-se a 1 produtos

    FPGAs Intel® Arria® 10 e FPGAs SoC

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