ID do artigo: 000075148 Tipo de conteúdo: Solução de problemas Última revisão: 31/10/2016

Arria V, Arria V GZ, Cyclone V e guias de usuário PCI Express Stratix V mostram o tempo incorreto para os sinais de espaço de configuração da camada de transação

Ambiente

    Intel® Quartus® II Subscription Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Problema crítico

Descrição

Os guias de usuário Arria V, Arria V GZ, Cyclone V e Stratix V PCI Express para o Avalon-ST e Avalon-MM mostram um diagrama de tempo incorreto para transação Sinais de espaço de configuração de camada (tl_cfg*). O Mostra o tempo de acesso do registro de espaço de configuração tl_cfg_add e tl_cfg_ctl atualizando todos os ciclos. No entanto, dependendo da sua parametrização, esses sinais realmente atualizem cada quatro ou oito ciclos de clock. Além disso, esta interface é um caminho de vários ciclos. Dependendo dos parâmetros selecionados, você deve experimentar esta interface no meio de uma janela de quatro ou oito ciclos para garantir o funcionamento adequado.

Resolução

Este problema é corrigido em 31 de outubro de 2016, versões desses guias de usuário.

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