ID do artigo: 000075161 Tipo de conteúdo: Solução de problemas Última revisão: 02/09/2014

Por que não consigo mesclar várias instâncias de IP SDI compartilhando um único PLL Tx ao implementar o protocolo padrão triplo em Stratix dispositivos transceptor V, Arria V e Cyclone V?

Ambiente

    PLL
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

O IP SDI no modo padrão triplo implementa a reconfiguração pll para comutar taxas de dados em dispositivos transceptor Stratix® V, Arria® V e Cyclone® V. Se mais de uma instância de IP compartilhar um único transceptor Tx PLL, a atribuição XCVR_TX_PLL_RECONFIG_GROUP .qsf será necessária. Os detalhes desta atribuição são descritos na seção 'Reconfiguração pll' do Guia do usuário do transceptor PHY IP.

http://www.altera.com/literature/ug/xcvr_user_guide.pdf

Resolução

 

Produtos relacionados

Este artigo aplica-se a 10 produtos

FPGA Stratix® V GX
FPGA SoC Cyclone® V SX
FPGA Stratix® V GS
FPGA Stratix® V GT
FPGA Cyclone® V GX
FPGA Cyclone® V GT
FPGA Arria® V SX SoC
FPGA Arria® V GZ
FPGA Arria® V GX
FPGAs Stratix® V

1

Isenção de responsabilidade

1

Todas as publicações e o uso do conteúdo deste site estão sujeitos aos termos de uso da Intel.com.

O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês governará e será a controle. Exibir a versão em inglês desta página.