Problema crítico
Descrição
Stratix registros de entrada DDR III falham em capturar borda alinhada dados de entrada corretamente, enquanto o TimeQuest Timing Analyzer mostra positivo folga quando você usa o pino do clock de canto e o PLL do canto. A final o modelo de sincronização foi alterado para dispositivos Stratix III atualizando o atraso para um caminho desde o pino do clock do canto até o PLL do canto.
Resolução
Designs utilizando o caminho afetado na Stratix As peças III devem reprisar o analisador de tempoquest. Se nova sincronização violações ocorrem, você deve reprisar o Fitter.
Este problema foi corrigido no software Quartus II versão 10.0 SP1.