Por que meu design Stratix IV GX ou Stratix IV GT configurado no modo Básico (PMA-Direct) não corresponde ao tempo, mesmo que as PLLs esquerda/direita implemented.as recomendadas no manual Stratix IV, stratix_iv_gx_ki, stratix_iv_gt_ki

A seção "Requisito pll esquerdo/direito no modo básico (PMA Direct) " do capítulo "clocking Stratix IV" no volume 2 do manual Stratix IV,  especifica que o uso do PLL esquerdo/direito é necessário para atender ao tempo entre a malha FPGA e a interface PMA do transmissor para configurações básicas (PMA-Direct) acima de algumas taxas de dados. Essas PLLs esquerda/direita devem ser colocadas no mesmo lado do dispositivo para atender ao tempo.

O software Quartus® II versão 9.0 pode colocar incorretamente essas PLLs esquerda/direita no outro lado do dispositivo.

Para garantir que o software Quartus II coloca as PLLs esquerda/direita no mesmo lado, use uma das seguintes opções:

• Especifique o PLL esquerdo/direito por atribuição de local

1. Encontre o clock de saída PLL no Editor de Atribuição.
1. Abra o editor de atribuição clicando no Editor de atribuição no menu Atribuições
2. Clique em PLL na janela Categoria
3. Clique duas vezes no campo em branco na coluna Para e clique na seta no lado direito para selecionar o Buscador de Nó. 
4. Localize e selecione o clock de saída PLL para sua instância ALTPLL específica.
5. Clique em OK para fechar o identificador de nó. O nome do sinal do clock de saída PLL agora está preenchido na coluna Para.
2. Atribua um PLL filisical específico ao seu clock de saída PLL clicando duas vezes na coluna Localização e selecionando um PLL específico.  Você deve selecionar uma PLL no mesmo lado do dispositivo que os canais do transceptor.  Por exemplo, selecione um PLL do lado direito (por exemplo PLL_R4), se os canais de transceptor associados são GXBR0, GXBR1, GXBR2 ou GXBR3. 

• Especifique a PLL esquerda/direita por "borda" atribuição

1. Encontre o clock de saída PLL da esquerda/direita no Editor de atribuição.
1. Abra o Editor de Tarefas clicando no Editor de Atribuição no menu Atribuições.
2. Clique em Borda na janela Categoria
3. Clique duas vezes no campo em branco na coluna Para e clique na seta no lado direito para selecionar o Buscador de Nó.
4. Localize e selecione o clock de saída PLL para sua instância ALTPLL específica
5. Clique em OK para fechar o identificador de nó.  O nome do sinal do clock de saída PLL deve agora ser preenchido na coluna Para.
2. Atribua uma borda específica ao seu clock de saída PLL clicando duas vezes na coluna Localização e selecionando uma borda específica.  Selecione a opção EDGE_LEFT, se os canais do transceptor associados estiverem localizados no lado esquerdo do dispositivo ou selecione a opção EDGE_RIGHT, se os canais de transceptor associados estiverem localizados no lado direito do dispositivo.

Para verificação, você pode localizar e confirmar a localização física das instâncias ALTPLL usando o Planejador de Chips Quartus II, após a conclusão do processo de ajuste.