ID do artigo: 000075232 Tipo de conteúdo: Mensagens de erro Última revisão: 15/10/2014

Erro interno no Chip Planner/LogicLock durante a compilação EMIF/PHYLite

Ambiente

    Intel® Quartus® II Subscription Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Problema crítico

Descrição

Se você usar o software Quartus II Arria edição 10 v13.1 para compilar um design contendo uma interface de memória externa (EMIF) ou interface PHYLite, a seguinte mensagem de erro pode aparecer:

Erro interno: subsistema: CPLL, Arquivo: /quartus/periph/cpll/refclk_gen6_param_util.cpp, Linha: 113

início: 1, fim: 2, driver: 4

Resolução

Coloque o pino do clock de referência e uma E/S EMIF ou PHYLite pino no mesmo IO_BANK.

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FPGAs Intel® Arria® 10 e FPGAs SoC

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