ID do artigo: 000075245 Tipo de conteúdo: Solução de problemas Última revisão: 10/02/2014

Por que minha simulação cadence* NCSIM* Arria® V PCIe* falha ao ficar presa em L0 e tempo de espera?

Ambiente

  • Intel® Quartus® II Subscription Edition
  • Hard IP para PCI Express* Avalon-MM Arria® V Intel® FPGA IP
  • Hard IP para PCI Express* Avalon-MM Arria® V GZ Intel® FPGA IP
  • DMA para PCI Express* Avalon-MM série V
  • Hard IP para PCI Express* Arria® V Intel® FPGA IP
  • Hard IP para PCI Express* Arria® V GZ Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Devido a um problema ao simular o Arria® V Hard IP para PCI* Express* usando Cadence* NCSim* no Quartus® II versão 13.0SP1, os modelos de simulação devem ser atualizados.

    Resolução

    Os arquivos atualizados podem ser encontrados em NewArriaVModelFiles.zip e substituir os arquivos existentes no local:

    < sua versão Quartus>\quartus\eda\sim_lib\cadência

    Este problema foi corrigido a partir da quartus® II versão 14.0.

    Produtos relacionados

    Este artigo aplica-se a 5 produtos

    FPGA Arria® V GT
    FPGA Arria® V GX
    FPGA Arria® V GZ
    FPGA Arria® V SX SoC
    FPGA Arria® V ST SoC

    Isenção de responsabilidade

    1

    Todas as publicações e o uso do conteúdo deste site estão sujeitos aos termos de uso da Intel.com.

    O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês prevalecerá e será a determinante. Exibir a versão em inglês desta página.