Descrição
Você pode observar que a IOP Arria®LL em 10 dispositivos não trava e não gera clock de saída quando o padrão de E/S do pino de entrada do clock de referência é definido como HSTL diferencial ou SSTL diferencial no software Quartus® Prime.
Isso porque Arria 10 dispositivos suportam apenas os seguintes padrões de E/S para a entrada do clock de referência IOPLL:
- Padrões de E/S de E/S de terminadas
- LVDS
Resolução
Se a sinalização diferencial de HSTL ou SSTL diferencial for usada para impulsionar o pino de entrada do clock de referência em sua placa, atribua um padrão de E/S diferencial verdadeiro (por exemplo, LVDS) a este pino no software Quartus Prime para suportar as especificações elétricas diferenciais de HSTL e SSTL diferenciais.
O software Quartus Prime versão 16.0 inclui uma verificação de legalidade para impedir que os usuários ajustem padrões de E/S pseudo-diferenciais para o pino de entrada de clock de referência.
O software Quartus Prime versão 16.0 inclui uma verificação de legalidade para impedir que os usuários ajustem padrões de E/S pseudo-diferenciais para o pino de entrada de clock de referência.