Problema crítico
Este problema afeta os produtos DDR2 e DDR3.
Projetos DDR2 e DDR3 usando o controlador de memória dura em Arria dispositivos V ou Cyclone V podem não fechar a sincronização.
As seguintes são possíveis soluções alternativas para este problema:
Solução alternativa um:
Adicione os seguintes caminhos falsos ao arquivo UniPHY SDC (submodules/<core_name>_p0.sdc):
set_false_path -from *|*c0|hmc_inst~FF_* -to *p0|*umemphy|*lfifo~LFIFO_IN_READ_EN_DFF
set_false_path -from *|*p0|*umemphy|hphy_inst~FF_* -to *p0|*umemphy|*vfifo~INC_WR_PTR_DFF
set_false_path -from *|*c0|hmc_inst~FF_* -to *p0|*umemphy|*vfifo~QVLD_IN_DFF
set_false_path -from *|*p0|*umemphy|hphy_inst~FF_* -to *p0|*umemphy|*altdq_dqs2_inst|phase_align_os~DFF*
Os caminhos acima são transferências difíceis que funcionarão corretamente. O corte desses caminhos ultrapassa os modelos de atraso incorretos.
Solução alternativa dois:
Para diminuir a frequência de domínio do clock sequenciador (clock_pll_avl_clk),
abrir submodules/<core_name>_p0_parameters.tcl em
um editor de texto e aumente em um o dígito mais significativo de ::GLOBAL_dut_if0_p0_pll_div(5).
Por exemplo, altere o seguinte:
set ::GLOBAL_dut_if0_p0_pll_mult(5) 5333333�
set ::GLOBAL_dut_if0_p0_pll_div(5) 6000000�
para o seguinte:
set ::GLOBAL_dut_if0_p0_pll_mult(5) 5333333�
set ::GLOBAL_dut_if0_p0_pll_div(5) 7000000�
Abra submodules/_pll0.sv em um editor de texto e alterar o valor da PLL_NIOS_CLK_FREQ_STR para corresponder ao anterior Passo.
Por exemplo, altere o seguinte:
parameter PLL_NIOS_CLK_FREQ_STR = "88.888883 MHz";�
para o seguinte:
parameter PLL_NIOS_CLK_FREQ_STR = "76.190476 MHz";�
Este problema será corrigido em uma versão futura.