ID do artigo: 000075336 Tipo de conteúdo: Solução de problemas Última revisão: 13/08/2012

Há algum problema com as configurações da frequência do clock nas megafunções ALTLVDS_RX e ALTLVDS_TX nas versões 10.1 e 10.1SP1 do software Quartus II?

Ambiente

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Sim, há um problema com a configuração da frequência do clock de entrada no ALTLVDS_RX e ALTLVDS_TX megafunções nas versões de software Quartus® II 10.1 e 10.1SP1

Se a taxa de dados for definida como um valor fracionado, a frequência de clock de entrada derivada mostrará apenas valores como um inteiro.

O relatório de resumo pll também não mostrará a frequência correta do clock de entrada.

Um patch está disponível para corrigir este problema para o software Quartus II versão 10.1. Baixe e instale o Patch 0.40 a partir do link apropriado abaixo.

    Baixe o software Quartus II versão 10.1 Patch 0.40 para Windows (.exe)

    Baixe o software Quartus II versão 10.1 Patch 0.40 para Linux (.tar)

    Baixe o Readme para o software Quartus II versão 10.1 Patch 0.40 (.txt)

    Este problema é corrigido nas versões 11.0 e mais recentes do software Quartus II.

    Produtos relacionados

    Este artigo aplica-se a 3 produtos

    FPGAs Stratix® II GX
    FPGAs Stratix® III
    FPGAs Stratix® II

    O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês prevalecerá e será a determinante. Exibir a versão em inglês desta página.