ID do artigo: 000075357 Tipo de conteúdo: Solução de problemas Última revisão: 06/04/2017

Por que o Núcleo IP RapidIO II transmite quando a reinicialização digital TX é afirmada?

Ambiente

    Intel® Quartus® Prime Pro Edition
    RapidIO II (IDLE2 de até 6.25 Gbaud) Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Problema crítico

Descrição

Devido a um bug no Núcleo IP RapidIO II, o transceptor pode começar a transmitir caracteres 0xBC antes do TX Digital Reset (tx_digitalreset no Arria® 10, ou tx_digitalreset_stat no Stratix® 10) foi desafirmou.

Isso pode fazer com que alguns parceiros de link detectem incorretamente a sequência IDLE1. A detecção da sequência IDLE1 é uma implementação definida.

Observe que o Núcleo IP RapidIO II usa a sequência IDLE2.

 

Resolução

Este problema foi corrigido a partir da versão 17.0 do núcleo IP RapidIO II.

Produtos relacionados

Este artigo aplica-se a 12 produtos

FPGA Cyclone® V GT
FPGA Cyclone® V GX
FPGA Arria® V GZ
FPGA Arria® V ST SoC
FPGA Arria® V SX SoC
FPGA SoC Cyclone® V ST
FPGA SoC Cyclone® V SX
FPGAs Intel® Stratix® 10 e FPGAs SoC
FPGAs Stratix® V
FPGAs Intel® Arria® 10 e FPGAs SoC
FPGA Arria® V GT
FPGA Arria® V GX

1

Isenção de responsabilidade

1

Todas as publicações e o uso do conteúdo deste site estão sujeitos aos termos de uso da Intel.com.

O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês prevalecerá e será a determinante. Exibir a versão em inglês desta página.