Você pode ver violações de sincronização no relatório de sincronização quando você usa a propriedade intelectual de inicialização dupla (IP) de Intel® MAX® 10 FPGAs o seguinte:
Resumo do status do tempo de análise de tempoquest/caminho/clock desconstruido: ru_clk e flash_se_neg_reg
O analisador de sincronização no software Intel® Quartus® Prime identifica essas portas como clocks, porque elas não estão restritas no arquivo SDC. O IP de inicialização dupla não é enviado com um arquivo SDC.
Você é obrigado a adicionar as seguintes restrições.
#constraint para avalon de IP de inicialização dupla
create_clock -name inclk -período 12.5 [get_ports {inclk}]
#set ru_clk =1/2 de avalon clock
create_generated_clock -name ru_clk -source [get_ports {inclk}] -divide_by 2 [get_keepers {i2c_rsu:u0|altera_dual_boot:dual_boot_0|alt_dual_boot_avmm:alt_dual_boot_avmm_comp|alt_dual_boot:alt_dual_boot|ru_clk}]
#set flash_se_neg_reg =1/2 de avalon clock
create_generated_clock -name flash_se_neg_reg -source [get_ports {inclk}] -divide_by 2 [get_keepers {i2c_rsu:u0|altera_onchip_flash:onchip_flash_0|altera_onchip_flash_avmm_data_controller:avmm_data_controller|flash_se_neg_reg}]
O guia do usuário do núcleo ip de inicialização dupla está programado para ser atualizado em uma versão futura.