Você pode ver este erro se você executar uma atualização de IP no Software Quartus® Prime Standard/Pro Edition versão 17.0 de um design Arria® 10 que inclui um invólucro VHDL estático que instaura o núcleo IP JESD204B com a interface de reconfiguração dinâmica do transceptor habilitada.
Isso se deve à mudança de tipo de porta em portas reconfig_clk e reconfig_reset de std_logic escalar para std_logic_vector.
Este problema não afeta designs com o wrapper Verilog que instauria JESD204B IP.
Para resolver este problema, mapeia o scalar reconfig_clk & reconfig_reset no invólucro VHDL para a matriz reconfig_clk(0) e reconfig_reset(0) do núcleo IP JESD204B.
Exemplo:
Antes da alteração:
mapa de porta (
reconfig_clk => reconfig_clk,
reconfig_reset => reconfig_reset,
reconfig_avmm_address => reconfig_avmm_address,
reconfig_avmm_read => reconfig_avmm_read,
reconfig_avmm_readdata => reconfig_avmm_readdata,
reconfig_avmm_waitrequest => reconfig_avmm_waitrequest,
reconfig_avmm_write => reconfig_avmm_write,
reconfig_avmm_writedata => reconfig_avmm_writedata,
...
Após a alteração:
mapa de porta (
reconfig_clk(0) => reconfig_clk,
reconfig_reset(0) => reconfig_reset,
reconfig_avmm_address => reconfig_avmm_address,
reconfig_avmm_read => reconfig_avmm_read,
reconfig_avmm_readdata => reconfig_avmm_readdata,
reconfig_avmm_waitrequest => reconfig_avmm_waitrequest,
reconfig_avmm_write => reconfig_avmm_write,
reconfig_avmm_writedata => reconfig_avmm_writedata,
...
Este problema é corrigido a partir Intel® Quartus® versão 17.0.1 do Software Prime.