ID do artigo: 000075385 Tipo de conteúdo: Solução de problemas Última revisão: 09/06/2017

Por que a simulação do núcleo IP JESD204B falha quando a opção "Habilitar registros de controle e status" está habilitada?

Ambiente

    Intel® Quartus® Prime Pro Edition
    JESD204B Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Quando você habilitar a opção Permitir o controle e o registro de status do transceptor no IP JESD204B, a simulação do núcleo ip falhará, pois o transceptor será travado na reinicialização. Você pode observar na simulação que os sinais tx_serial_data/rx_serial_data, ou os sinais xcvr_rst_tx_ready/xcvr_rst_rx_ready estão travados em 0.

Este problema afeta o IP JESD204B gerado para Arria® 10 e Stratix® 10 dispositivos nas versões de software Quartus® Prime Standard e Pro edition 17.0 ou anteriores.

Resolução

Para resolver este problema, fornece um clock de 100 MHz a 125 MHz à porta reconfig_clk e defina uma sequência de reinicialização na porta reconfig_reset.

Como alternativa, desligue as opções de reconfiguração do transceptor. Observe que o testbench do núcleo IP não executa nenhuma operação na interface de reconfiguração do transceptor.

Este problema está programado para ser corrigido em uma versão futura do software Quartus Prime.

 

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Este artigo aplica-se a 2 produtos

FPGAs Intel® Arria® 10 e FPGAs SoC
FPGAs Intel® Stratix® 10 e FPGAs SoC

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