ID do artigo: 000075392 Tipo de conteúdo: Solução de problemas Última revisão: 24/05/2019

Por que o JESD204B IP sinaliza um erro incorreto de Lane Deskew após a re-inicialização?

Ambiente

    Intel® Quartus® II Subscription Edition
    JESD204B Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a um problema nas versões Intel® Quartus® Prime e Prime Pro 17.1.1 ou anteriores, O IP JESD204B gerado para dispositivos Intel Cyclone® V, Arria® V, Stratix® V, Cyclone 10 GX, Arria 10 ou Stratix 10 dispositivos pode sinalizar um erro incorreto de Lane Deskew (bit-4 do RX Error Status 0) após a re-inicialização, porque pistas diferentes perderam seu alinhamento em diferentes momentos, o que resulta em um erro falso.

Resolução

Para trabalhar em torno disso, siga as etapas abaixo para limpar csr_lane_deskew_err bits de interrupção após a re-inicialização.

1. Desabilite sempre o bit rx_err_reinit_en para erro de deskew para evitar a re-inicialização infinita devido a um erro de deskew.

2. Ignore o erro de deskew que ocorre após a re-inicialização, pois ele é sinalizado falsamente.

3. Siga as etapas da seção "Deslocamento programável de RBD" no Guia do usuário jesd204B Intel FPGA IP para limpar o erro real de deskew que acontece após a reinicialização (não o erro de deskew após a reinicialização).

Não há planos para corrigir este problema no jesd204B Intel FPGA IP.

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