ID do artigo: 000075400 Tipo de conteúdo: Solução de problemas Última revisão: 30/11/2017

Por que o requisito de mudança de fase inconsistente do coreclock para Intel® Arria® 10 LVDS no manual e no resumo da GUI IP?

Ambiente

  • ALTLVDS_TX
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Devido a um erro na GUI do LVDS Qsys, ele mostra que a fase do clock do núcleo está presa a 0 graus, enquanto de acordo com o manual Intel® Arria® 10, deve ser fator 180/SERDES.

    Resolução

    Este problema é corrigido a partir Intel® Arria® malha 10 Core e manual de propósito geral de E/S versão 18.0.1

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    Este artigo aplica-se a 1 produtos

    FPGAs Intel® Arria® 10 e FPGAs SoC

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