ID do artigo: 000075402 Tipo de conteúdo: Solução de problemas Última revisão: 27/11/2017

Por que vejo erros, treinamento de link ou falhas de mudança de velocidade, no meu Stratix 10 Hard IP para PCIe?

Ambiente

    Intel® Stratix® 10 Hard IP para PCI Express* Avalon-MM
    Intel® Stratix® 10 Hard IP para PCI Express* Avalon-ST
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Problema crítico

Descrição

Devido a um problema com o Intel® Stratix® 10 Hard IP para o núcleo PCI* Express em blocos ES1 e ES2 L e ES1 H-tiles, você pode ver o seguinte:

- Durante o treinamento de link ou mudança de velocidade, o PCIe* Hard IP pode não vincular até L0 ou atingir a velocidade do link de destino. Quando o link não surge, o LTSSM fica preso no estado detectar ou fazer a pesquisa.

- Durante a operação normal no estado L0, o receptor pode relatar erros.

A taxa de ocorrência desses dois eventos varia dependendo das características do sistema/dispositivo e das condições operacionais.

 

Resolução

Para resolver este problema nos blocos afetados, tente reconfigurar o FPGA.

Este problema é corrigido nas peças de produção L e H.

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Este artigo aplica-se a 1 produtos

FPGAs Intel® Stratix® 10 e FPGAs SoC

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