ID do artigo: 000075406 Tipo de conteúdo: Solução de problemas Última revisão: 31/10/2017

Por que vejo portas de saída lvds_clk e loaden redundantes ao usar IOPLL IP para modo PLL externo LVDS?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • PLL
  • IOPLL Intel® FPGA IP
  • SERDES LVDS Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Devido a um problema no software Intel® Quartus® Prime versão 17.1, a geração do IOPLL IP para o modo PLL LVDS externo resulta em duas portas de lvds_clk e de saída de carga.

    Se a opção habilitar LVDS_CLK/LOADEN0 estiver ativada, o RTL incluirá incorretamente cinco portas de saída.

     

     

    Resolução

    Este problema é corrigido a partir do software Intel® Quartus® Prime Pro/Standard Edition versão 19.3.

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    Este artigo aplica-se a 2 produtos

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